光刻是半导体行业的核心技术。自仙童半导体公司的罗伯特诺伊斯在1960年发明单片集成电路以来，光刻技术一直是主要的光刻技术。

本质上，阴影掩模（s*ow mask）用来协助一种称为光刻胶的光敏材料进行图案化，从而能够进行图案化沉积和蚀刻工艺。而光刻工艺的*终解决方案是由所用光源的波长决定的。

在开发更短波长的光刻源方面取得了进步。这使得以摩尔定律为特征的电路密度不断增加。历史上使用汞放电灯，例如 365 nm i-Line，但*近使用 248 nm 的 KrF 或 193 nm 的 ArF 准分子激光器成为*光源。当使用液体浸没技术时，ArF 激光器获得的*终分辨率约为 50 nm，其中透镜和半导体晶片浸入水中，水中的折射率高于空气。

过去二十年见证了193 nm以下波长光刻技术的发展。在使用 F2 准分子激光器开发基于 157 纳米的光刻技术方面付出了一些努力，但主要关注点是使用 13.5 纳米软 X 射线作为光源的极紫外 (EUV) 光刻技术。

荷兰公司 ASML 在 EUV 技术的开发中发挥了主导作用，他们的工具集现在被包括英特尔、三星和台积电在内的主要* CMOS 代工厂用于生产。

光刻方法的实践

应用许多光刻方法来产生单芯片设计。TechInsights *近对三星 5LPE 工艺进行了详细分析。图 1 显示了器件 CPU 逻辑区域中栅极和鳍片布局的平面图 TEM 图像。

图 1：Samsung 5LPE Gate and Fin Layout

自对准四重图案化 (SAQP) 几乎可以肯定用于对鳍进行图案化。图像注释中显示了 fin mandrels的大致位置，该位置将使用 ArF 193 nm 浸入式 (ArF 193i) 光刻进行图案化。然后将通过在mandrel上创建 sidewall spacers来形成*终的 fin pattern。mandrel将具有 108 nm 的间距（pitch）。然后移除mandrel，然后使用*个侧壁间隔物（ sidewall spacer）图案来创建第二组侧壁间隔物，*终的鳍间距为 27 nm。

两组侧壁间隔物的大致位置和尺寸如图 2所示，这是一张横截面 TEM 图像，显示逻辑区域中三星 5LPE 工艺的 27 nm 间距鳍结构.

图 2：Samsung 5LPE Fin Cross Section

然后将使用有源鳍（active fin）切割掩模去除不需要的鳍并用浅沟槽隔离 (STI：shallow trench isolation) 替换它们。图 1中所示的金属栅极很可能是使用自对准双图案化 (SADP) 技术形成的，其中mandrel上的侧壁间隔物直接用于图案化多晶硅栅极，后来被金属栅极取代。

目前正在生产的*半导体器件的尺寸明显小于使用 ArF 浸没式光刻技术可获得的约 50 nm *小半间距。这需要开发越来越复杂的工艺技术方案。例如，根据*近的 TechInsights 分析结果，三星 5 纳米 LPE 工艺使用了多种*的光刻方法，包括 EUV，如表 1 所示。

表 1

SAQP光刻技术可以产生非常精细的间距特征；但是，它仅限于创建沿单个方向定向的单轴结构（ uniaxial structures）。线路末端需要特殊切割（ Special cut）的掩模，以防止相邻线路之间短路。EUV 光刻没有这些限制，但成本较高。

图 3 显示了三星 5LPE 设备的 CPU 逻辑区域中metal 0 布局的平面图 TEM 显微照片。观察到的*小金属间距约为 44 nm。此外，布局包括在两个正交方向上定向的线。这在使用 SADP 或 SAQP ArF 193i 光刻方法时通常是不可能的。

图 3：Samsung 5LP Metal 0 Layout

纳米压印光刻和直接自组装光刻

EUV 设备和工艺非常复杂和昂贵，因此业界一直在研究替代品。三个主要竞争者是：

1. 纳米压印光刻 (NIL：Nano-Imprint Lithography)

2. 直接自组装 (DSA：Direct Self-Assembly) 光刻

3. 电子束光刻 (EBL：Electron Beam Lithography)

其中，EBL 提供非常高的空间分辨率（优于 10 nm），但配置和执行速度较慢，本文将不作进一步考虑。EBL 确实有商业应用，但不是在大批量*节点制造中。

纳米压印光刻技术*早由明尼苏达大学的Stephen Chu 提出。该技术基于聚甲基丙烯酸甲酯 (PMMA) 的压缩成型。Chu 和他的合著者在 1996 年发表在《科学》杂志上的一篇论文中报告了 25 nm 分辨率的图案化。他们于 1995 年发布了开创性* US577290*。NIL 技术于 2003 年被添加到 ITRS 路线图中，该领域一直是持续研究和开发的领域。佳能是全球主要的光刻设备供应商之一，并且他们现在提供 NIL 产品线，东芝是他们的早期客户之一，建议的应用是 NAND 闪存生产。

直接自组装光刻取决于嵌段共聚物（block-copolymers）在预图案化基板上的直接定向。该技术类似于 SADP 和 SAQP，因为使用较粗的间距模板（coarser pitch template）来创建较细的间距结构（ finer pitch structure）。DSA 技术于 1990 年代*提出，并于 2007 年成为 ITRS 路线图的一部分。DSA 的主要支持者是 IMEC 的一个研究小组。2021 年，他们展示了使用 DSA 形成 18 纳米间距线图案。据我们所知，直接自组装尚未被任何主要半导体代工厂用于大批量生产。在过去的二十年里，这项技术进行了大量的研发和*活动，但还没有商业用途。

*光刻的创新*

TechInsights与 Cipher 合作，一直在探索*光刻市场的创新。目前，基于光学光刻的技术主导着半导体市场，其中 ArF 193i 是用于图案化细间距特征的主要方法。基于 EUV 的光刻开始出现在**的 CMOS 技术中，例如上一节中讨论的三星 5LPE。

不幸的是，EUV 方法非常昂贵，并且可能存在与 ASML 交付 EUV 硬件相关的供应链问题。我们预计该行业将积极寻求替代方案。Cipher 一直与 TechInsights 合作开发*分类器，可用于监控特定领域的创新步伐，例如 EUV、NIL 和 DSA 光刻。

Cipher *分类器使 TechInsights 能够绘制出 EUV、NIL 和 DSA *光刻*的概况。图 4 显示了按技术排名前 5 位的*组织的表格。

图 4：Top 5 Companies by NIL, EUV and DSA Patent Holdings

表格显示：

• 佳能显然对 NIL 技术寄予厚望；

• ASML 对 EUV 的投资*多，但也积极参与 NIL 和 DSA 研究；

• 从*光刻研发的角度来看，台积电显然是*的代工厂。他们是对 EUV 投资*多，但在 NIL 和 DSA 方面也很活跃；

• 三星排在第五位，也在两面下注，尽管他们的*活动水平远低于台积电；

• Karl-Zeiss 排在第四位，他们作为光刻供应商的主要关注点是 EUV 也就不足为奇了；

该表未显示包括GlobalFoundries、IBM 和 Intel 在内的北美主要组织，它们的排名更靠后，分别位于第 16 位、第 17 位和第 32 位。

图 5 根据 Cipher *分类器获得的结果，将中国排名前 10 位实体的*格局与世界其他地区进行比较，按组织和光刻技术类型列出了当前活跃*家族的数量。

图 5：Counts of Current Active Patent Families by Organization and Technology for China

图 6显示了按年份和*光刻技术提交的*族数量仅供中国公司使用的空间。*总数相当少，但有持续的EUV、DSA 和 NIL 这三个技术领域的*活动呈上升趋势。

图 6：Number of Patent Families Filed by Year and Technology for China

相比之下，图 7显示了世界其他地区（不包括中国）在*光刻领域按年份和技术提交的*族数量。

图 7：Number of Patent Families Filed by Year and Technology for Rest of World

当然，世界其他地区的*数量要多于中国。数据显示 EUV *活动呈持续上升趋势；然而，大约在 2013 年之后，DSA *活动和 NIL 技术*活动在大约 2018 年之后有所下降。这也许并不奇怪，因为 ASML EUV 技术现已商用，从而减少了寻找替代品的动力。

结论

*的光刻技术对于摩尔定律扩展的延续*关重要。该行业目前正在押注EUV，辅以*的 193i 技术，如 SADP 和 SAQP，将继续缩小到上面讨论的 5 纳米技术以下。不幸的是，EUV 取决于使用极其复杂和昂贵的设备，因此该行业继续寻找替代品，例如作为 NIL 或 DSA，这可能会提供一条替代途径。

审核编辑 ：李倩